12月國際電子元件會(huì)議(IEDM)舉行前約一個(gè)月,美國EE Times雜志曾提到,英特爾公司45nm工藝技術(shù)的主要特點(diǎn)是采用鉿基高k介電材料,將氮化鈦(TiN)用于PFET取代柵極,并將TiN阻擋層與一種功函數(shù)調(diào)整金屬組成的合金用于NFET取代柵極。
英特爾公司的45nm HKMG(高k金屬柵極)技術(shù)的一些重點(diǎn)在于:高k柵極先加工、金屬柵后加工的集成方式；氧化鉿柵極介電材料( EOT)；以及雙帶邊功函數(shù)金屬柵極(TiN 用于 PMOS,TiAlN 用于 NMOS)。柵極后加工集成是一個(gè)重點(diǎn),需要在英特爾公司工藝流程中作進(jìn)一步說明。
上面提到的“先加工”和“后加工” 是指按照多晶硅積淀工藝形成高k柵極和金屬柵極的順序。目前眾所周知的是,英特爾公司在45nm節(jié)點(diǎn)采用了一種柵極后加工或取代柵極工藝流程。但這也引發(fā)了對(duì)其語義的激烈爭(zhēng)論:它究竟是“柵極”還是“后加工”。
取代柵極流程讓英特爾公司能夠復(fù)用過去多晶硅柵極技術(shù)中的許多工藝步驟和工具。曝光多晶硅并形成傳統(tǒng)二氧化硅及氮化硅側(cè)壁分隔層的工藝,在源/漏極形成及它們的輕摻雜延伸區(qū)域中均利用了已獲驗(yàn)證的自對(duì)準(zhǔn)工藝。一旦這些步驟完成,多晶硅就被除去,而功函數(shù)金屬取而代之被積淀。
但在第一次多晶硅積淀之前有一些很有趣的事情發(fā)生。與IEDM發(fā)表的文章敘述相反,英特爾公司在犧牲的柵極多晶硅之前積淀了第一個(gè)功函數(shù)金屬層。
圖1:英特爾公司Penryn PMOS晶體管結(jié)構(gòu)。
圖2:晶體管的物理柵極長度(LG)測(cè)量。
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圖3:平方微米的SRAM單元。
對(duì)于P溝道晶體管,TiN緊跟著HfO2介電材料之后被積淀。添加鋁形成TiAlN后可以將功函數(shù)調(diào)整為適合于N溝道晶體管。英特爾的工藝通過在多晶硅形成和圖樣化之前積淀首個(gè)功函數(shù)層可以保護(hù)HfO2免受多晶硅蝕刻。SI工程師把首個(gè)金屬柵極層稱為頂部接口層(TIL),因?yàn)樗鼮镠fO2電介質(zhì)提供了無可否認(rèn)的保護(hù)。P型金屬柵極是TiN,添加鋁后可形成TiAlN及適合于NMOS的功函數(shù)。在去除多晶硅犧牲層之后,在它們各自的N和P溝道晶體管中分別積淀 兩種較厚的金屬層,并通過多晶硅蝕刻在剩下的溝道底部和側(cè)壁形成阻擋層。
無可辯駁地,關(guān)于“柵極”含義的評(píng)論當(dāng)然沒有已完成產(chǎn)品的電氣性能來得重要。英特爾公司的45nm工藝技術(shù)在這方面確實(shí)令人印象深刻。SI的晶體管電氣參數(shù)提取顯示室溫下飽和驅(qū)動(dòng)電流如下:
- PFET IDSAT = mA/μm
- NFET IDSAT = mA/μm
英特爾公司去年12月在IEDM的演講中證實(shí)了這些數(shù)值(不過我們的PFET數(shù)值比英特爾公司報(bào)告的高出10微安)。我們的結(jié)果顯示低溫下(-20℃)驅(qū)動(dòng)電流較高,高溫下(85℃)電流會(huì)降低。
這些高驅(qū)動(dòng)電流值引發(fā)了更多有關(guān)柵極結(jié)構(gòu)的問題。在晶體管的物理柵極長度(LG)和較短的電氣有源溝道長度(Lelec)之間始終存在著差異。不過,在現(xiàn)代金屬柵極技術(shù)出現(xiàn)之前,規(guī)定LG并比較不同制造廠的晶體管之性能相當(dāng)容易。英特爾公司的柵極結(jié)構(gòu)給分析人員帶來了一些新的問題。
英特爾公司報(bào)告了35nm的柵極長度,這非常適合于它的NFET產(chǎn)生的mA/μm的驅(qū)動(dòng)電流。但如果以一種類似于多晶硅柵極所采用的標(biāo)準(zhǔn)方式來測(cè)量的話,這種柵極結(jié)構(gòu)的邊緣到邊緣尺寸接近45nm。這意味著要產(chǎn)生這么大的飽和電流,LG、Lelec和源/漏擴(kuò)展長度之間的比例將失衡。
答案看來和金屬柵極邊緣的位置問題有關(guān)。過去認(rèn)為多晶硅柵極的整個(gè)寬度影響晶體管溝道中的載流子。而現(xiàn)在,由于多晶硅被蝕刻掉,并在后加工柵極工藝中被填充溝道的金屬柵極所取代,情況變得不那么簡單了。積淀在柵極溝道中的第一種材料不是金屬,而是一種阻擋材料,這意味著柵極的有源部分比傳統(tǒng)的測(cè)量長度小,后者指柵極各側(cè)邊上的側(cè)壁分隔層之間的長度。不過,由于阻擋層相當(dāng)薄,這并不能解決柵極測(cè)量的差異。
這樣看來決定電氣有源柵極長度的似乎是側(cè)壁分隔層與TIL相遇處形成的鳥嘴。SI分析顯示,這里的鳥嘴是鉆蝕多晶硅時(shí)的TIL和高k蝕刻的結(jié)果。在氮化硅分隔層形成之前的多晶硅側(cè)壁再氧化加劇鉆蝕的效果。對(duì)于積淀 在溝道中的金屬柵極,這時(shí)有一條很厚的k值較低的路徑通向溝道,它顯然無法在電氣上影響鳥嘴正下方區(qū)域的電荷載子。
金屬柵極的核心部分也可以是TIL本身。因?yàn)檫@一層包含了和后加工柵極層相同的功函數(shù)金屬,也許它的邊緣能夠定義金屬柵極長度。幸運(yùn)的是,TIL層的邊緣差不多對(duì)準(zhǔn)其上的鳥嘴,故這個(gè)測(cè)量點(diǎn)的選擇對(duì)你獲得的LG值不會(huì)產(chǎn)生影響。
所有這一切的關(guān)鍵在于柵極溝道邊緣與功函數(shù)金屬(不論前加工還是后加工)的電氣有源邊緣之間的間距在8到10nm間。這似乎解釋了英特爾公司報(bào)告的LG值和我們期望值之間的差異。
添加鉿雖然可以解決泄漏功率問題,卻令工藝集成工程師頭痛不已。英特爾公司通過在硅基板和HfO2層之間形成一個(gè)氧化硅(也可能是氧氮化硅)底部接口層(BIL),避免了鉿帶來的不利之處(閾值電壓牽制和載流子遷移率降低)。BIL不僅讓鉿進(jìn)入柵極堆疊,還為工藝工程師提供了又一個(gè)調(diào)整機(jī)制。由于柵極介電材料對(duì)晶體管溝道及電氣性能的影響是各層單獨(dú)影響的函數(shù),故對(duì)于不同的晶體管應(yīng)用,閾值電壓可通過改變BIL厚度來控制。
由于在45nm節(jié)點(diǎn),線邊緣粗糙度和隨機(jī)摻雜濃度變化問題變得愈加棘手,工藝可變性及其設(shè)計(jì)成為一個(gè)熱門話題。英特爾公司在IEDM 2007的第二次演講中對(duì)此進(jìn)行了闡釋,其中,Kelin Kuhn討論了如何通過工藝改進(jìn)和設(shè)計(jì)變化來提高良率。她以SRAM單元為例說明了半導(dǎo)體設(shè)計(jì)從90nm到45nm的發(fā)展歷程。90nm節(jié)點(diǎn)所采用的“高”單元版圖在65nm節(jié)點(diǎn)被“寬”單元所取代。65nm的單元設(shè)計(jì)通過單向?qū)?zhǔn)多晶硅和消除有源區(qū)域圖案中的角落,改進(jìn)了工藝尺寸控制和可變性。在45nm節(jié)點(diǎn),英特爾公司的工藝只采用方形盒蓋圖案,從而消除了“狗骨頭(dog bone)”和“冰柱(icicle)”形狀。在后加工柵極工藝中,這種均勻一致的結(jié)構(gòu)也有助于可靠填充。
英特爾公司在45nm節(jié)點(diǎn)繼續(xù)采用193nm干法光刻。通過嚴(yán)格的設(shè)計(jì)規(guī)則來構(gòu)建“結(jié)構(gòu)式”柵極版圖,正如Kuhn在她關(guān)于SRAM單元的討論中所提到的那樣。對(duì)先進(jìn)的HKMG技術(shù)而言,金屬柵極的這種均勻規(guī)則排列的DFM技術(shù)無需投資新的浸沒式工藝即可以提高良率。而形成精確矩形柵極圖案確實(shí)需要額外的步驟,因?yàn)槎嗑Ч锠奚鼘硬捎脙纱螆D形曝光技術(shù)。
英特爾公司65nm工藝技術(shù)的許多特性仍在不斷演進(jìn)?！暗谌睉?yīng)變硅在結(jié)構(gòu)上類似于英特爾公司65nm工藝的嵌入式SiGe PMOS。45nm仍將沿用Nickel salicide。英特爾公司還采用多達(dá)9個(gè)金屬層的大馬士革銅工藝。含有摻碳氧化物的則形成了低k值層間介電材料集成方案。
作者:Don Scansen
半導(dǎo)體技術(shù)分析師
Semiconductor Insight公司
