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當幾年前結(jié)構(gòu)化ASIC剛問世時,人們認為它為小型系統(tǒng)制造商提供了在標準單元ASIC和FPGA之外的第三種選擇。
然而,隨著結(jié)構(gòu)化ASIC的不斷發(fā)展,它不再僅僅為小公司所用。在某些情況下,大型芯片公司也禁不住誘惑,選擇結(jié)構(gòu)化ASIC作為解決芯片快速上市或研發(fā)預算緊張等問題的良方。
Altera公司宣布,TI已在其數(shù)字光處理器(DLP)芯片組中選用了它的HardCopy結(jié)構(gòu)化ASIC。而在此之前,英飛凌宣布采用HardCopy開發(fā)出了一款面向Ethernet-over-Sonet(EoS)應用的器件。
為什么上述公司雖然擁有自己的芯片設計隊伍,卻要采用其它公司的資源呢？據(jù)Altera表示,使用傳統(tǒng)設計方法時,設計、調(diào)試和完成一個ASIC原型的最短周期是固定的。如果一家芯片公司想在即將召開的展覽會上展示最新成果,但進度卻落后于預定計劃時,結(jié)構(gòu)化ASIC就是突破困境的法寶。Altera透露,在TI的案例中,Altera可以在設計定案后的10周內(nèi)交付首批HardCopy樣片。
“標準ASIC的開發(fā)需耗時兩年,而且時間并不會因投入資源的增多而減少。在某一點上,你無法進一步壓縮設計周期。”Altera的HardCopy產(chǎn)品部副總裁Alain Bismuth表示,“當我和另一家大型半導體公司會談時,他們告訴我的是完全相同的結(jié)論。”
結(jié)構(gòu)化ASIC的密度及速度都不能與標準單元器件相比,但卻勝于FPGA,而且原型設計時間比標準單元芯片更短。對某些公司或某些項目而言,這些理由足以支持他們利用結(jié)構(gòu)化ASIC去開發(fā)一款足夠好的芯片。
其它的結(jié)構(gòu)化ASIC供應商也報告了半導體公司對結(jié)構(gòu)化ASIC的高度興趣。臺灣智原科技公司大約在一年前推出首款結(jié)構(gòu)化ASIC平臺,目前已有10家公司使用其產(chǎn)品。其中,三分之二的客戶是芯片公司,智原科技負責國際業(yè)務的副總裁Charlie Chen介紹道。
Chen表示,許多公司都認為開發(fā)微米芯片的巨額成本是令它們望而卻步的原因。“除非一年有一百萬的出貨量,否則毫無意義。”他說。
在智原科技的案例中,芯片在交付客戶之前有60%是標準單元門。預制部分包括一些模塊,如用于以太網(wǎng)標準或DDR存儲器的控制邏輯等。
很難說芯片公司是否將磨跟接踵地向結(jié)構(gòu)化ASIC轉(zhuǎn)移。結(jié)構(gòu)化ASIC供應商通常是不允許公開客戶名單的,因此當Altera獲準可以引用一些大型芯片公司的名字時,理所當然它一定會充分利用這個機會。
Altera的頭號競爭對手Xilinx,仍然對結(jié)構(gòu)化ASIC嗤之以鼻,而這恰給了Altera更多的理由對結(jié)構(gòu)化ASIC進行大量宣傳。最起碼,這次的客戶宣布使那些未采取行動的廠商開始對結(jié)構(gòu)化ASIC予以關注。
作者: 趙子龍
