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CPLD和FPGA兩者的結(jié)構(gòu)不同，編程工藝也不相同，因而決定了它們應(yīng)用范圍的差別，本節(jié)主要學(xué)習(xí)在使用時(shí)如何對(duì)這兩種器件進(jìn)行選擇。
在使用可編程邏輯器件時(shí)，可以從以下幾個(gè)方面進(jìn)行選擇。
        1. 邏輯單元結(jié)構(gòu)
        CPLD中的邏輯單元采用PAL結(jié)構(gòu)，由于這樣的單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，故互連關(guān)系簡(jiǎn)單，一般通過(guò)集總總線即可實(shí)現(xiàn)，適合于實(shí)現(xiàn)高級(jí)的有限狀態(tài)機(jī)，如控制器等，這種系統(tǒng)邏輯復(fù)雜，輸入變量多，但對(duì)觸發(fā)器的需求量相對(duì)較少。
        FPGA邏輯單元采用查找表結(jié)構(gòu)，每單元只有一個(gè)或兩個(gè)觸發(fā)器。這樣的工藝結(jié)構(gòu)占用芯片面積小、速度高，每塊芯片上能集成的單元數(shù)多，但邏輯單元的功能較弱，小單元的FPGA較適合數(shù)據(jù)型系統(tǒng)，這種系統(tǒng)所需的觸發(fā)器數(shù)多，但邏輯相對(duì)簡(jiǎn)單。
        2. 內(nèi)部互連資源與連線結(jié)構(gòu)
        FPGA的分段式連線結(jié)構(gòu)提供了很好的互連靈活性和很高的布線成功率，一對(duì)單元之間的互連路徑可以有多種，它的信號(hào)傳輸延遲時(shí)間不能確定。
        CPLD的連續(xù)式互連結(jié)構(gòu)是利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)功能單元之間的互連，即用的是集總總線，所以其總線上任意一對(duì)輸入端與輸出端之間的延時(shí)相等，因而有較大的時(shí)間可預(yù)測(cè)性，產(chǎn)品可以給出引腳到引腳的最大延遲時(shí)間。
        3. 配置技術(shù)
        FPGA的配置信息存放在外部存儲(chǔ)器中，故需外加ROM芯片，其保密性較差，可實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)。
        CPLD通常采用EPROM、E2PROM、逆熔絲等，常不需外部ROM，CPLD不能實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)。
        4. 規(guī)模
        CPLD邏輯電路在中小規(guī)模范圍內(nèi)，價(jià)格較便宜，器件有很寬的可選范圍。CPLD的主要缺點(diǎn)是功耗比較大，15000門(mén)以上的CPLD功耗要高于FPGA、門(mén)陣列和分立器件。
        FPGA覆蓋了大中規(guī)模范圍，比CPLD更適合于實(shí)現(xiàn)多級(jí)的邏輯功能。在實(shí)現(xiàn)小型化、集成化和高可靠性的同時(shí)，上市速度快，市場(chǎng)風(fēng)險(xiǎn)小。對(duì)于快速周轉(zhuǎn)的樣機(jī)，這些特性使得對(duì)于大規(guī)模的ASIC電路設(shè)計(jì)，F(xiàn)PGA成為用戶的首選。
        5. FPGA和CPLD封裝形式的選擇
        FPGA和CPLD器件的封裝形式很多，其中主要有PLCC、PQFP、TQFP、RQFP、VQFP、MQFP、PGA、BGA以及μBGA等。
        常用的PLCC封裝的引腳數(shù)有28、44、52、68至84等幾種規(guī)格。由于可以買(mǎi)到現(xiàn)成的PLCC插座，插拔方便，一般開(kāi)發(fā)中，比較容易使用，適用于小規(guī)模的開(kāi)發(fā)。缺點(diǎn)是I/O口有限以及易被人非法解密。
        PQFP、RQFP和VQFP屬貼片封裝形式，無(wú)需插座。適合于一般規(guī)模的產(chǎn)品開(kāi)發(fā)或生產(chǎn)。
        BGA封裝的引腳屬于球狀引腳，是較為先進(jìn)的封裝形式，大規(guī)模PLD器件已普遍采用BGA封裝，BGA封裝的引腳結(jié)構(gòu)具有更強(qiáng)的抗干擾和機(jī)械抗振性能。