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濾波器（ LPF） 構(gòu)成。其中相位累加器由W 位加法器與W 位累加寄存器級(jí)聯(lián)構(gòu)成。

　　DDS 工作時(shí)，每來一個(gè)時(shí)鐘脈沖p，加法器將相位步進(jìn)值Δθ 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。

　　累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。相位累加器輸出的數(shù)據(jù)作為查表地址，從波形存儲(chǔ)器（ ROM） 中提取對(duì)應(yīng)的波形抽樣值（ 二進(jìn)制編碼） ，送入D/A 轉(zhuǎn)換器C 中。在相位累加器的數(shù)據(jù)輸出范圍0 ~ 2W – 1，與波形存儲(chǔ)器中一個(gè)完整周期波形的地址，按照特定的函數(shù)關(guān)系對(duì)應(yīng)起來的前提下，相位累加器的每次溢出，DDS 就相應(yīng)的輸出了一個(gè)周期的波形。因此，相位累加器的溢出頻率就是DDS 輸出的信號(hào)頻率。由此可推導(dǎo)出DDS 輸出的信號(hào)頻率公式：

　　從公式（ 1） 可以看出，在相位累加器寬度W 為定值、相位步進(jìn)值Δθ 為1 時(shí)，可得出DDS 的最小輸出頻率，即DDS 的頻率分辨率fr。因此，只需要調(diào)整相位步進(jìn)值Δθ，就可以使DDS 的頻率以fr的整數(shù)倍輸出。

　　2. 2 DDS 工作模式選擇

　　根據(jù)公式可以看出，在相位累加器寬度W 為定值的前提下，DDS 的輸出頻率，取決于Δθ 和fclk。

　　Δθ 取值為DDS 的相位分辨率時(shí)，DDS 輸出信號(hào)的每個(gè)周期由固定點(diǎn)數(shù)組成，此時(shí)fout與fclk成比例關(guān)系，DDS 為調(diào)頻模式; fclk為定值時(shí)，DDS 輸出信號(hào)在單位時(shí)間內(nèi)由固定點(diǎn)數(shù)組成，此時(shí)fout與Δθ 成比例關(guān)系，DDS 為調(diào)相模式。

　　調(diào)頻模式，其關(guān)鍵點(diǎn)為采用鎖相環(huán)技術(shù)對(duì)預(yù)置輸出頻率進(jìn)行倍頻［3 - 4］。與調(diào)相模式相比，調(diào)頻模式不僅要多出鎖相環(huán)及相應(yīng)倍頻邏輯電路的設(shè)計(jì)，且在進(jìn)行頻率調(diào)整時(shí)，信號(hào)會(huì)有短時(shí)間的失鎖，造成輸出信號(hào)的振蕩。因此，調(diào)相模式是本設(shè)計(jì)中DDS 的最佳選擇。

　　2. 3 DSP 實(shí)現(xiàn)DDS 的優(yōu)勢(shì)

　　無論是用分立邏輯器件還是CPLD 或FPGA 設(shè)計(jì)DDS，其目的都是為了將相位累加器的累加、輸出、波形數(shù)據(jù)查表等這些運(yùn)算處理通過硬件電路高速實(shí)現(xiàn)。唯一的區(qū)別就是應(yīng)用CPLD 或FPGA 設(shè)計(jì)DDS，可以將諸多分立器件實(shí)現(xiàn)的邏輯電路，通過VHDL 等編程語言編程固化在單一芯片上，從而達(dá)到簡(jiǎn)化硬件電路設(shè)計(jì)目的。而采用DSP 設(shè)計(jì)DDS，則完全可以利用其高速運(yùn)算能力，通過軟件編程來完成相位累加器的累加、輸出、波形數(shù)據(jù)查表等運(yùn)算。因此，相比于采用CPLD 或FPGA，采用DSP設(shè)計(jì)DDS 更靈活高效。

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本文導(dǎo)航

• 第 1 頁：巧用DSP在電源設(shè)計(jì)中的應(yīng)用

• 第 2 頁：基于DSP 的DDS 的參數(shù)設(shè)計(jì)

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